Проектирование вычислителей с регистровыми задержками

Сергиєнко А.М.

Предлагается методика проектирования конвейерных вычислителей, сконфигурированых в ПЛИС, обеспечивающей минимизацию аппаратурных затрат за счет широкого применения регистровых задержек. Показана действенность методики на примере проектирования блока тасовки данных.

Загрузить (pdf)